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Data Sheet
ADP5041
 
Rev. 0 | Page 37 of 40
PCB LAYOUT GUIDELINES
Poor layout can affect ADP5041 performance, causing electro-
magnetic interference (EMI) and electromagnetic compatibility
(EMC) problems, ground bounce, and voltage losses. Poor
layout can also affect regulation and stability. A good layout is
implemented using the following guidelines:
"     Place the inductor, input capacitor, and output capacitor
close to the IC using short tracks. These components carry
high switching frequencies, and large tracks act as antennas.
"     Route the output voltage path away from the inductor and
SW node to minimize noise and magnetic interference.
"     Maximize the size of ground metal on the component side
to help with thermal dissipation.
"     Use a ground plane with several vias connecting to the
component side ground to further reduce noise interference
on sensitive circuit nodes.
SUGGESTED LAYOUT
See Figure 114 for an example layout.
 
0.5
1.0
1.5
2.0
2.5
3.0
3.5
4.0
4.5
5.0
.0
.0
.0
mm
mm
5.5
6.0
6.5
AVIN
VIN1
SW
PGND
MR
WDI
VTHR
MODE
AGND
EN2
.0
.0
.0
VOUT3
VOUT1
VOUT2
PPL
PPL
7.0
TOP LAYER
PPL
GPL
GPL
GPL
GPL
GPL
GPL
PPL
PPL
VIAS LEGEND:
PPL = POWER PLANE (+4V)
GPL = GROUND PLANE
2ND LAYER
.5
.5
.5
.5
.5
.5
L1  1礖
0603
R
FILT
30&
0402
C1  4.7礔
10V/XR5 0603
EN1
C2  1礔
10V/XR5
0402
ADP5041
C5  2.2礔
6.3V/XR5
0402
C3  1礔
10V/XR5
0402
C6  2.2礔
6.3V/XR5
0402
C4  10礔
6.3V/XR5
0603
 
Figure 114. Suggested Board Layout
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